Announcement

Collapse
No announcement yet.

ใครรู้เกี่ยวกับ AMD K10 ??? มั้งอ่ะ

Collapse
X
 
  • Filter
  • Time
  • Show
Clear All
new posts

  • ใครรู้เกี่ยวกับ AMD K10 ??? มั้งอ่ะ

    ก็เข้าไปดูมในเวปมันเล่นๆ ไปเจอ K10 เข้า ก็ เลย ลองเอามาให้อ่านเล่นๆ -*-
    ใครมีข้อมูล ช่วยแบ่งบันกันหน่อยนะ
    http://en.wikipedia.org/wiki/AMD_K10
    อยากจะรู้เหมือนกันว่ามันมีอะไรใหม่มั่ง

  • #2
    ไปเห็นไอนี่มา โฮะๆ
    Changes in memory hierarchy:

    * Prefetch directly into L1 cache as opposed to L2 cache with K8 family
    * 32-way set associative L3 victim cache sized at least 2 MiB, shared between processing cores on a single die (each with 512 KiB of independent exclusive L2 cache), with a sharing-aware replacement policy.
    * Extensible L3 cache design, with 6 MiB planned for 45 nm process node, with the chips codenamed Shanghai.

    ชิพเซต 45nm จะมี L3 6mb แน่ะ -0- แต่ codename เซี่ยงไฮ -*- (ชื่อเมืองอีกละท่าน)

    Comment


    • #3
      Originally posted by renorzeta View Post
      ไปเห็นไอนี่มา โฮะๆ
      Changes in memory hierarchy:

      * Prefetch directly into L1 cache as opposed to L2 cache with K8 family
      * 32-way set associative L3 victim cache sized at least 2 MiB, shared between processing cores on a single die (each with 512 KiB of independent exclusive L2 cache), with a sharing-aware replacement policy.
      * Extensible L3 cache design, with 6 MiB planned for 45 nm process node, with the chips codenamed Shanghai.

      ชิพเซต 45nm จะมี L3 6mb แน่ะ -0- แต่ codename เซี่ยงไฮ -*- (ชื่อเมืองอีกละท่าน)

      สายการผลิตเริ่มปี2009 - -* โรงงานยังสร้างไม่เสร็จเลย

      Comment


      • #4
        Originally posted by renorzeta View Post
        ไปเห็นไอนี่มา โฮะๆ
        Changes in memory hierarchy:

        * Prefetch directly into L1 cache as opposed to L2 cache with K8 family
        * 32-way set associative L3 victim cache sized at least 2 MiB, shared between processing cores on a single die (each with 512 KiB of independent exclusive L2 cache), with a sharing-aware replacement policy.
        * Extensible L3 cache design, with 6 MiB planned for 45 nm process node, with the chips codenamed Shanghai.

        ชิพเซต 45nm จะมี L3 6mb แน่ะ -0- แต่ codename เซี่ยงไฮ -*- (ชื่อเมืองอีกละท่าน)
        มันก็ชื่อเมืองทุกรุ่นแหละท่าน

        Comment


        • #5
          มาเก็บข้อมูลคับ^^"

          Comment


          • #6
            ได้ข่าวมานานแสนนานแล้วครับ

            Comment


            • #7
              เมื่อไรจะถึงรุ่น Bangkok ซะที

              Comment


              • #8
                Originally posted by ryudia View Post
                เมื่อไรจะถึงรุ่น Bangkok ซะที
                นั้นดิ จะได้ถอยมาใช้

                Comment


                • #9
                  Originally posted by ryudia View Post
                  เมื่อไรจะถึงรุ่น Bangkok ซะที
                  555+
                  นั่นสิคับ

                  Comment


                  • #10
                    นั่นสิ ต่อไปคงรุ่น Tokyo ซะหล่ะมั้ง 5 5 -*-

                    Tokyo teleport (พิมผิดเป่าหว่า)

                    Comment

                    Working...
                    X