SMIC เร่งพัฒนา Backside Power Delivery! AMEC-Naura ถูกดึงร่วมลุย N7/N5 หวังแก้ข้อจำกัดยุคไร้ EUV

เมื่อการลดขนาดกระบวนการผลิตชิปเริ่มทำได้ยากขึ้นเรื่อย ๆ บรรดาโรงงานผลิตเซมิคอนดักเตอร์จึงหันมาใช้ นวัตกรรมด้านโครงสร้างของชิป เพื่อเพิ่มประสิทธิภาพและแก้ปัญหาคอขวดที่เกิดจากการเดินสายไฟบน Die

สำหรับผู้ผลิตชิปจีน เรื่องนี้มีความสำคัญมากเป็นพิเศษ เพราะข้อจำกัดด้านการเข้าถึงเครื่อง EUV ทำให้การเพิ่มความหนาแน่นด้วยการลดขนาด Node ลงไปอีกทำได้ยากกว่าเดิม จึงต้องหันมาใช้เทคนิคอย่าง Backside Power Delivery หรือ BSPD เพื่อรีดประสิทธิภาพจากกระบวนการผลิตที่มีอยู่

ล่าสุดมีรายงานจากแหล่งข่าวในอุตสาหกรรมว่า SMIC กำลังเร่งพัฒนาเทคโนโลยี Backside Power Delivery สำหรับกระบวนการ N7 และ N5 โดยได้รับการสนับสนุนจากผู้ผลิตอุปกรณ์เซมิคอนดักเตอร์ภายในประเทศจีนอย่าง AMEC และ Naura Technology

AMEC และ Naura เข้ามาช่วย SMIC พัฒนา BSPD

ข้อมูลจาก ETNews ระบุว่า AMEC และ Naura Technology กำลังทำงานร่วมกับ SMIC เพื่อพัฒนา BSPD สำหรับกระบวนการผลิต N7/N5

ที่น่าสนใจคืออุปกรณ์ Atomic Layer Deposition หรือ ALD ของ AMEC มีรายงานว่าสามารถผ่านขั้นตอน Validation ของ SMIC ได้แล้ว ซึ่งถือเป็นอีกก้าวสำคัญต่อการพัฒนาเทคโนโลยี Backside Power ภายในประเทศ

ALD เป็นกระบวนการที่สามารถสร้างชั้นวัสดุที่มีความบางและควบคุมความหนาได้อย่างแม่นยำ จึงมีบทบาทสำคัญในกระบวนการผลิตเซมิคอนดักเตอร์สมัยใหม่ โดยเฉพาะโครงสร้างที่ต้องใช้ชั้นวัสดุจำนวนมากและมีข้อกำหนดด้านความแม่นยำสูง

การที่อุปกรณ์จากผู้ผลิตจีนสามารถผ่านการตรวจสอบของ SMIC จึงมีนัยสำคัญต่อความพยายามสร้าง Supply Chain สำหรับการผลิตชิปขั้นสูงภายในประเทศ

ปัญหาของการเดินสายไฟแบบเดิม

ในชิปแบบดั้งเดิม ระบบจ่ายไฟและเส้นทางสัญญาณจำนวนมากจะอยู่บน ด้านหน้าของ Die หรือ Front Side

เมื่อขนาดทรานซิสเตอร์เล็กลงเรื่อย ๆ พื้นที่สำหรับเดินสายก็ยิ่งถูกบีบให้แคบลง ทำให้เกิดปัญหา Routing Congestion หรือการแย่งพื้นที่ในการเดินสายระหว่างวงจรต่าง ๆ

นอกจากนั้น ความต้านทานของสายไฟยังสามารถทำให้เกิด Voltage Drop หรือ IR Drop โดยเฉพาะในชิปขนาดใหญ่ที่มีทรานซิสเตอร์จำนวนมหาศาลและต้องใช้พลังงานสูง

แนวคิดของ Backside Power Delivery จึงเกิดขึ้นเพื่อแยกงานออกจากกัน

Front Side ให้ความสำคัญกับการเดินสัญญาณ
Back Side รับหน้าที่จ่ายพลังงานให้กับทรานซิสเตอร์

เมื่อเครือข่ายจ่ายไฟถูกย้ายไปด้านหลัง พื้นที่ด้านหน้าก็จะเหลือมากขึ้นสำหรับ Signal Interconnect และช่วยลดปัญหาการเดินสายที่ซับซ้อน

Intel PowerVia แสดงให้เห็นประโยชน์ของแนวคิดนี้

Intel ถือเป็นหนึ่งในผู้ผลิตที่นำ Backside Power Delivery มาใช้งานจริงอย่างโดดเด่นผ่านเทคโนโลยี PowerVia ซึ่งถูกนำมาใช้กับกระบวนการ Intel 18A

PowerVia ย้ายเครือข่ายจ่ายไฟไปยังด้านหลังของ Wafer ทำให้พื้นที่ด้านหน้าสำหรับ Signal Interconnect เพิ่มขึ้น

ข้อมูลจาก Intel ระบุว่า PowerVia สามารถช่วยเพิ่มความหนาแน่นและการใช้พื้นที่ของ Standard Cell ได้สูงสุดประมาณ 10% พร้อมลด Package-to-Transistor IR Drop ได้สูงสุดประมาณ 30%

Intel ยังเตรียมขยายเทคโนโลยีดังกล่าวไปยัง 18A-P ซึ่งมุ่งเพิ่มประสิทธิภาพของการเดินสายและโครงสร้างภายในชิปเพิ่มเติม โดยมีรายงานถึงการลดพื้นที่ได้อีกประมาณ 11%

TSMC เดินอีกทางด้วย Super Power Rail

ทางด้าน TSMC ก็เลือกใช้แนวทาง Backside Power เช่นกัน แต่ใช้สถาปัตยกรรมที่มีชื่อว่า Super Power Rail หรือ SPR ซึ่งนำมาใช้กับกระบวนการ A16

TSMC ระบุว่า A16 ซึ่งคาดว่าจะพร้อมสำหรับการผลิตในปี 2026 สามารถให้ประสิทธิภาพเพิ่มขึ้นประมาณ 8–10% ที่แรงดันไฟเท่าเดิม หรือประหยัดพลังงานลงประมาณ 15–20% ที่ระดับประสิทธิภาพเท่าเดิม เมื่อเทียบกับ N2P

ด้านความหนาแน่น TSMC ระบุว่าสามารถเพิ่มขึ้นได้สูงสุดประมาณ 1.10 เท่า

จุดเด่นของแนวทาง TSMC คือเครือข่ายจ่ายไฟจะถูกย้ายไปด้านหลังของ Die และสามารถจ่ายไฟเข้าสู่ทรานซิสเตอร์ผ่าน Vertical Backside Contacts หรือ VBs โดยตรง ขณะที่การเปลี่ยนแปลงต่อโครงสร้างและ Layout ฝั่ง Front Side ถูกออกแบบให้มีน้อยที่สุด

ETNews รายงานในเดือนสิงหาคมว่า TSMC สามารถพัฒนาและ Validate A16 ได้สำเร็จ โดยวางตำแหน่งให้เป็นหนึ่งในเทคโนโลยี Angstrom-class ที่ใช้ Super Power Rail เป็นส่วนสำคัญของระบบจ่ายไฟด้านหลัง

SMIC กำลังพยายามใช้ BSPD เพื่อชดเชยข้อจำกัดด้าน EUV

สำหรับ SMIC การนำ BSPD เข้ามาใช้มีความหมายมากกว่าแค่การเพิ่มประสิทธิภาพของชิป

เนื่องจากบริษัทจีนยังเผชิญข้อจำกัดด้านการเข้าถึงเครื่อง EUV Lithography การขยับไป Node ที่เล็กลงด้วยแนวทางเดียวกับผู้ผลิตชิปชั้นนำจึงมีข้อจำกัดมากกว่า

เทคโนโลยีอย่าง BSPD จึงอาจกลายเป็นหนึ่งในเครื่องมือที่ช่วยให้ SMIC สามารถเพิ่มประสิทธิภาพ ความหนาแน่น และประสิทธิภาพด้านพลังงานของชิปได้ โดยไม่จำเป็นต้องพึ่งพาการ Shrink Node เพียงอย่างเดียว

หาก AMEC และ Naura สามารถสนับสนุนอุปกรณ์สำหรับ BSPD ได้ครบมากขึ้น ก็จะช่วยลดการพึ่งพาอุปกรณ์จากต่างประเทศในกระบวนการผลิตขั้นสูงของ SMIC

Samsung ก็สนใจ Backside Power เช่นกัน

ไม่ได้มีเพียง Intel, TSMC และ SMIC ที่กำลังผลักดันเทคโนโลยีนี้ เพราะ Samsung Electronics ก็มีรายงานว่ากำลังศึกษาการนำ Backside Power Delivery มาใช้กับกระบวนการผลิต SF2

ก่อนหน้านี้ Samsung เคยเปิดตัว SF2Z ซึ่งมีเทคโนโลยี BSPDN อยู่ด้วย แต่รายงานล่าสุดระบุว่า SF2Z ไม่ได้ปรากฏอยู่ใน Roadmap ของ Samsung สำหรับปี 2026

จึงยังต้องติดตามว่าบริษัทจะนำเทคโนโลยีดังกล่าวกลับมาใช้ในผลิตภัณฑ์รุ่นใดและเมื่อใด

เทคโนโลยี Power Delivery กำลังกลายเป็นสนามแข่งขันใหม่

สิ่งที่น่าสนใจคือการแข่งขันในอุตสาหกรรมเซมิคอนดักเตอร์กำลังเปลี่ยนไป จากเดิมที่โฟกัสกับคำถามว่า ใครผลิตทรานซิสเตอร์ได้เล็กกว่า ไปสู่คำถามว่า ใครสามารถจัดการการจ่ายไฟและการเดินสัญญาณได้มีประสิทธิภาพกว่า

Intel มี PowerVia
TSMC มี Super Power Rail
Samsung กำลังสำรวจ BSPDN
และล่าสุด SMIC กำลังผลักดัน BSPD สำหรับ N7/N5 โดยร่วมมือกับ AMEC และ Naura

สำหรับ SMIC เทคโนโลยีนี้มีความสำคัญเป็นพิเศษ เพราะสามารถช่วยบรรเทาข้อจำกัดจากการลด Node และข้อจำกัดด้าน EUV ด้วยการปรับโครงสร้างการจ่ายพลังงานของชิปแทน

ขณะเดียวกัน ยังมีรายงานในตลาดว่า GPU และ AI Accelerator รุ่นอนาคตบางส่วนอาจหันมาใช้กระบวนการที่มี Backside Power Delivery มากขึ้น เนื่องจากชิป AI มีทั้งจำนวนทรานซิสเตอร์และความต้องการพลังงานที่สูงมาก

ดังนั้น BSPD อาจไม่ได้เป็นเพียงเทคนิคเฉพาะสำหรับการผลิตชิปยุคใหม่ แต่กำลังกลายเป็น หนึ่งในเทคโนโลยีสำคัญที่จะกำหนดทิศทางของเซมิคอนดักเตอร์ในยุคถัดไป โดยเฉพาะเมื่อการ Shrink Node เริ่มเข้าสู่ช่วงที่ต้นทุนและความซับซ้อนเพิ่มขึ้นอย่างรวดเร็ว

ที่มา: TrendForce