Intel เดินหน้าสร้างชิปขนาดยักษ์แห่งอนาคต! โรงงาน Rio Rancho เตรียมผลิตแพ็กเกจชิปใหญ่กว่าเดิม 12 เท่า ภายในปี 2028

Intel เปิดเผยความก้าวหน้าครั้งสำคัญด้านเทคโนโลยีการแพ็กเกจชิป (Advanced Packaging) ที่จะเปิดทางสู่การผลิตชิปขนาดมหึมาในอนาคต โดยโรงงาน Rio Rancho รัฐนิวเม็กซิโก สหรัฐอเมริกา กำลังพัฒนาเทคโนโลยีใหม่ที่สามารถขยายขนาดแพ็กเกจชิปได้มากกว่า 12 เท่าของขีดจำกัด Reticle ภายในปี 2028 และในระยะยาวอาจก้าวไปสู่ระดับ 50 เท่า ด้วยเทคโนโลยี Panel-Level Packaging

จากยุคชิปเดี่ยว สู่ "Silicon Mosaic"

ในปัจจุบัน ผู้ผลิตเซมิคอนดักเตอร์ไม่ได้ออกแบบชิปให้เป็นไดขนาดใหญ่เพียงชิ้นเดียวอีกต่อไป แต่หันมาใช้แนวคิด Chiplet ซึ่งเป็นการนำไดหลายชิ้นที่มีหน้าที่แตกต่างกันมาประกอบรวมกันภายในแพ็กเกจเดียว เพื่อเพิ่มประสิทธิภาพ ลดต้นทุน และแก้ปัญหาข้อจำกัดของการผลิตชิปขนาดใหญ่

Katie Prouty ผู้จัดการโรงงาน Fab 9 Advanced Packaging ของ Intel กล่าวว่า

"เราได้ก้าวผ่านยุคของชิปขนาดใหญ่เพียงตัวเดียวแล้ว ปัจจุบันชิปเปรียบเสมือนโมเสกที่ประกอบจากไทล์ซิลิคอนหลายชิ้นซึ่งเชื่อมต่อกันภายในแพ็กเกจเดียว"

โรงงาน Rio Rancho ซึ่งเคยเป็นศูนย์กลางการผลิตเวเฟอร์ขนาด 6 นิ้วในช่วงทศวรรษ 1980 ปัจจุบันกลายเป็นศูนย์กลางด้าน Advanced Packaging ที่สำคัญที่สุดของ Intel ในสหรัฐฯ

พัฒนาแพ็กเกจ Hyper-Large Form Factor (HLFF)

Intel กำลังพัฒนาแพ็กเกจรูปแบบใหม่ที่เรียกว่า Hyper-Large Form Factor (HLFF) ซึ่งมีขนาดใหญ่ถึง 240 × 240 มิลลิเมตร หรือประมาณ 24 เท่าของขนาด Reticle มาตรฐาน ถือเป็นหนึ่งในแพ็กเกจชิปที่ใหญ่ที่สุดที่อุตสาหกรรมเคยพัฒนามา

เทคโนโลยีหลักที่ Intel ใช้ ได้แก่

• EMIB
• EMIB-T
• Foveros 3D Packaging

ซึ่งช่วยให้สามารถเชื่อมต่อ Chiplet จำนวนมากภายในแพ็กเกจเดียวได้อย่างมีประสิทธิภาพ รองรับงาน AI และ HPC รุ่นถัดไป

ความท้าทายสำคัญของชิปขนาดยักษ์

Intel ระบุว่าการสร้างแพ็กเกจระดับ HLFF ต้องแก้ปัญหาหลายด้านพร้อมกัน ได้แก่

ส่งข้อมูลด้วยความเร็วสูง

EMIB-T รุ่นใหม่รองรับการเชื่อมต่อระหว่างชิปที่ความเร็วสูงถึง

• 64 Gb/s ต่อช่องสัญญาณ

ขณะที่การเชื่อมต่อออกนอกแพ็กเกจกำลังพัฒนาให้รองรับความเร็ว

• 448 Gb/s

ผ่านเทคโนโลยี Co-Packaged Copper และ Co-Packaged Optics

จ่ายไฟให้ชิปอย่างมีประสิทธิภาพ

เมื่อแพ็กเกจมีขนาดใหญ่ขึ้น การจ่ายไฟจากขอบแพ็กเกจจะมีประสิทธิภาพลดลง

Intel จึงเสนอแนวทางใหม่ เช่น

• ฝัง Silicon Capacitor ลงใน Substrate
• เพิ่มพลังงานสำรองได้ถึง 1 mF ต่อพื้นที่ชิปเต็ม Reticle
• ย้ายวงจร VRM เข้าไปอยู่บนหรือภายในแพ็กเกจ

ช่วยให้ตอบสนองต่อการเปลี่ยนแปลงของโหลดได้รวดเร็วขึ้น

เพิ่มอัตราการผลิต (Yield)

Intel เสนอให้เพิ่มช่องสัญญาณสำรอง (Spare Lane)

เพียงเพิ่มช่องสำรอง 3-4 ช่องต่อทุก 64 ช่องสัญญาณ

สามารถเพิ่ม Yield จากประมาณ

• 97%
• เป็นมากกว่า 99%

ซึ่งมีความสำคัญอย่างมากต่อการผลิตแพ็กเกจขนาดใหญ่ในเชิงพาณิชย์

ป้องกันการโก่งตัวของแพ็กเกจ

แพ็กเกจขนาดใหญ่มีโอกาสโก่งตัวได้ถึง

• 7 มิลลิเมตร

Intel จึงพัฒนาโครงสร้างใหม่ที่ประกอบด้วย

• Stiffener Ring
• Glass-Core Substrate
• Multi-Ball Solder

พร้อมใช้แรงกดจากชุดระบายความร้อนมากกว่า

• 4,500 นิวตัน

เพื่อรักษาความเรียบของแพ็กเกจระหว่างการทำงาน

ระบายความร้อนระดับกิโลวัตต์

แพ็กเกจ HLFF ถูกออกแบบให้รองรับกำลังไฟรวม

• 15-25 กิโลวัตต์

Intel จึงพัฒนาระบบระบายความร้อนแบบ Modular Cooling ที่แบ่งเป็นหลายโซน พร้อมเซ็นเซอร์ตรวจวัดอุณหภูมิแต่ละส่วน รองรับการระบายความร้อนมากกว่า 5 กิโลวัตต์ต่อโมดูล

Intel แก้ปัญหาใหญ่ "การห่อหุ้มชิป" ได้สำเร็จ

อีกหนึ่งอุปสรรคสำคัญคือกระบวนการ Encapsulation หรือการเคลือบและอุดช่องว่างระหว่างชิปกับ Substrate ด้วยวัสดุ Underfill

เมื่อแพ็กเกจมีขนาดใหญ่ขึ้น วัสดุ Underfill ต้องไหลเป็นระยะทางไกลกว่าเดิม ทำให้เกิดฟองอากาศและช่องว่างได้ง่าย

Intel แก้ปัญหานี้ด้วย 3 แนวทางหลัก ได้แก่

• พัฒนาสูตร Underfill ใหม่ที่มีความหนืดเหมาะสม ไหลได้ไกลขึ้นโดยยังคงความแข็งแรง
• เปลี่ยนจากการจ่ายวัสดุจากขอบแพ็กเกจ มาเป็นการจ่ายหลายจุด (Multi-Point Dispensing) เพื่อลดระยะการไหล
• ปรับกระบวนการอบ (Cure Process) ใหม่ เพื่อกำจัดฟองอากาศและลดข้อบกพร่องภายในแพ็กเกจ

ผลลัพธ์คือสามารถผลิตแพ็กเกจแบบ Void-Free หรือไม่มีช่องว่างภายในได้สำเร็จ

ทดสอบแพ็กเกจจริงสำเร็จแล้ว

Intel เปิดเผยว่าปัจจุบันสามารถผลิตต้นแบบได้หลายรูปแบบ ได้แก่

• แพ็กเกจ EMIB ขนาดมากกว่า 5x Reticle
  • บรรจุ Chiplet ได้ 18 ตัว
  • รองรับ HBM ได้ถึง 12 ตำแหน่ง
  • Underfill ไหลได้ไกลถึง 40 มิลลิเมตรโดยไม่เกิดช่องว่าง
• แพ็กเกจ EMIB ขนาดมากกว่า 7x Reticle
  • ผ่านการทดสอบแบบ Void-Free เช่นกัน
• แพ็กเกจ Foveros 3D
  • ผ่านการทดสอบที่ระดับ 2x และ 4x Reticle
  • รุ่น 2x ผ่านการทดสอบความทนทานครบทุกขั้นตอน

เป้าหมายทะลุ 12x Reticle ภายในปี 2028

Intel ระบุว่าแผนงานระยะต่อไปคือการขยายเทคโนโลยี Advanced Packaging ให้รองรับแพ็กเกจขนาดมากกว่า 12x Reticle ภายในปี 2028 ก่อนต่อยอดไปสู่ Panel-Level Packaging ซึ่งจะสามารถสร้างแพ็กเกจขนาดใหญ่กว่า 50x Reticle ได้ในอนาคต

การแข่งขันด้าน Advanced Packaging ระหว่าง Intel และ TSMC กำลังทวีความเข้มข้น โดยโรงงาน Rio Rancho จะเป็นกำลังสำคัญของ Intel ในการพัฒนาเทคโนโลยี Glass Substrate และแพ็กเกจชิปขนาดยักษ์ เพื่อรองรับชิป AI, HPC และดาต้าเซ็นเตอร์ยุคใหม่ที่ต้องการพลังประมวลผลสูงกว่าที่เคยมีมาอย่างมาก

ที่มา: Wccftech