ผ่า Intel Panther Lake เปิดไส้ใน 18A! พบความหนาแน่นใกล้ TSMC N3E แต่ยังตามหลัง N3P, N2 และ Samsung SF2

Intel Panther Lake ถูกผ่าชิปแบบละเอียดโดย SemiAnalysis เผยให้เห็นโครงสร้างภายในของกระบวนการผลิต Intel 18A ที่อยู่ในผลิตภัณฑ์จริง ซึ่งถือเป็นหนึ่งในข้อมูลเชิงลึกที่สุดเกี่ยวกับ 18A นับตั้งแต่ Intel เริ่มนำกระบวนการนี้เข้าสู่การผลิตจริง

ผลการวิเคราะห์พบว่า Logic Density ของ Intel 18A อยู่ในระดับใกล้เคียงกับ TSMC N3E ในการวัดด้วย Representative Cell Model และมีความหนาแน่นสูงกว่า Logic ของ Intel 3 ประมาณ 18.6% แต่ SemiAnalysis เตือนว่า 18A ยังไม่ได้เป็นผู้นำในด้าน Peak Density เมื่อเทียบกับ TSMC N3P, TSMC N2 และ Samsung SF2 และค่าความหนาแน่นของทั้ง Die ยังขึ้นอยู่กับส่วนผสมของ Logic, SRAM, I/O และการวาง Layout จริงด้วย 

Panther Lake มีความสำคัญกับ Intel มาก เพราะเป็นแพลตฟอร์ม Client รุ่นแรกที่ใช้ Intel 18A ในผลิตภัณฑ์เชิงพาณิชย์ พร้อมนำเทคโนโลยี RibbonFET และ PowerVia หรือ Backside Power Delivery มาใช้งานจริงเป็นครั้งแรกในชิปที่จำหน่ายในวงกว้าง 

18A ไม่ได้อยู่แค่บนสไลด์ แต่เข้าไปอยู่ในชิปจริงแล้ว

SemiAnalysis ใช้เทคนิค X-Ray และการผ่าชั้นวัสดุของ Panther Lake เพื่อวัดรายละเอียดตั้งแต่ Transistor, Gate, Metal Interconnect ไปจนถึงโครงสร้าง Power Delivery

Panther Lake ประกอบด้วย Compute Tile, GPU Tile และ I/O Tile ติดตั้งอยู่เหนือ Passive Base Tile ผ่านเทคโนโลยี Foveros-S

จุดสำคัญคือ Compute Tile ทั้งสองแบบใช้ Intel 18A ขณะที่ GPU Tile รุ่นใหญ่ Xe3 GT2 ผลิตด้วย TSMC N3E และ GPU รุ่นเล็ก GT1 ใช้ Intel 3 ส่วน I/O Tile ผลิตบน TSMC N6

ดังนั้น Panther Lake หนึ่งแพ็กเกจจึงเป็นการผสมกระบวนการผลิตจากหลายโรงงานและหลาย Node เข้าด้วยกัน ไม่ได้หมายความว่าส่วนประกอบทุกชิ้นของชิปถูกผลิตด้วย Intel 18A

Intel 18A ใช้ RibbonFET แบบ 4 ชั้น

Panther Lake เป็นผลิตภัณฑ์แรกของ Intel ที่นำ Gate-All-Around หรือ GAAFET มาใช้ในรูปแบบที่ Intel เรียกว่า RibbonFET

จากการผ่าของ SemiAnalysis พบว่า Transistor ของ 18A ใช้ Silicon Ribbons 4 ชั้นซ้อนกัน ในขณะที่ Samsung SF2 ใช้โครงสร้าง Nanosheet จำนวน 3 ชั้นในการออกแบบที่ถูกนำมาเปรียบเทียบ 

แนวคิดของ GAAFET คือให้ Gate ล้อมรอบ Channel มากกว่าการใช้ FinFET แบบเดิม ซึ่งช่วยเพิ่มการควบคุมกระแสและลดการรั่วไหลของทรานซิสเตอร์เมื่อขนาดเล็กลง

แต่การใช้โครงสร้างใหม่ก็เพิ่มความซับซ้อนด้านการผลิตและมี Trade-off ในเรื่อง Capacitance, Thermal Resistance และกระบวนการ Integration เช่นกัน 

PowerVia ย้ายสายไฟไปด้านหลังทรานซิสเตอร์

อีกหนึ่งเทคโนโลยีที่สำคัญของ 18A คือ PowerVia หรือ Backside Power Delivery

ในชิปแบบดั้งเดิม Power และ Signal ต้องใช้โครงสร้าง Metal Routing ด้านเดียวกัน ทำให้พื้นที่ที่ใช้ลากสัญญาณถูกแบ่งไปให้เส้นทางจ่ายไฟด้วย

PowerVia เปลี่ยนแนวคิดด้วยการย้ายโครงข่าย Power ไปไว้ ด้านหลังของ Wafer เพื่อแยกเส้นทาง Power ออกจาก Signal

จากการวิเคราะห์ของ SemiAnalysis ฝั่งด้านหน้าของ 18A มี Metal Stack ตั้งแต่ M0–M14 สำหรับ Signal ขณะที่ด้านหลังมี BM0–BM5 สำหรับ Power และใช้ Nano-TSV เชื่อมระบบจ่ายไฟเข้ากับ Source/Drain Contact 

การแยกเส้นทางเช่นนี้ช่วยลดข้อจำกัดด้าน Routing และทำให้ Intel สามารถรักษาขนาด Logic Cell ให้เล็กลง ขณะเดียวกันก็ยังมีพื้นที่สำหรับสายไฟที่ต้องรองรับกระแสสูง

แล้ว 18A เล็กแค่ไหน?

นี่คือหนึ่งในผลการวิเคราะห์ที่ถูกจับตามองมากที่สุด

SemiAnalysis วัด Geometry ของ Logic Cell และใช้ Bohr Representative-Cell Model เพื่อเปรียบเทียบความหนาแน่น โดยพบว่า Intel 18A Compute Logic และ TSMC N3E GPU Logic มีความหนาแน่นในระดับใกล้เคียงกัน

ขณะเดียวกันตัวอย่าง Logic ของ 18A มีความหนาแน่นสูงกว่า Intel 3 GPU Logic ประมาณ 18.6%

อย่างไรก็ตาม ตัวเลขนี้ไม่ได้หมายความว่า “ทั้งชิป 18A เล็กกว่า N3E” หรือ Intel 18A มี Density สูงกว่า TSMC N3E ในทุกกรณี

SemiAnalysis ระบุชัดว่าเป็นการเปรียบเทียบ Representative Cell Geometry และ Density ของ Die จริงยังขึ้นกับว่าแต่ละชิปมีสัดส่วน Logic, Cache, SRAM และ I/O มากน้อยแค่ไหน รวมถึงการจัดวางองค์ประกอบบน Die 

ยังตามหลัง N3P, N2 และ Samsung SF2

แม้ 18A จะดูเข้าใกล้ N3E ได้มาก แต่ SemiAnalysis ระบุว่า Intel ยังไม่ได้เป็นผู้นำในด้าน Peak Density

Node ที่มีการเปรียบเทียบว่ามีศักยภาพด้านความหนาแน่นสูงกว่า ได้แก่

TSMC N3P
TSMC N2
Samsung SF2

ดังนั้น 18A จึงไม่ได้เป็นการพลิกสถานการณ์ว่า Intel กลับมาแซงคู่แข่งทุกด้านแล้ว แต่เป็นหลักฐานว่า Intel สามารถพา Manufacturing Node ของตัวเองกลับมาอยู่ในระดับที่แข่งขันกับ Node ชั้นนำของ TSMC ในกลุ่ม N3E ได้ 

และนี่เป็นจุดที่สำคัญมากสำหรับธุรกิจ Intel Foundry

Cougar Cove ไม่ได้ใหญ่ขึ้น แม้ L2 จะเพิ่ม

การผ่าของ SemiAnalysis ยังให้ข้อมูลเกี่ยวกับ CPU Core ของ Panther Lake ด้วย

Cougar Cove P-Core มีพื้นที่ใกล้เคียงกับ Lion Cove P-Core ของ Lunar Lake แม้ขนาด L2 Cache ส่วนตัวจะเพิ่มจาก 2.5 MiB เป็น 3 MiB

SemiAnalysis ระบุว่าการเพิ่ม L2 ขึ้นประมาณ 20% แต่ยังคงพื้นที่ Core ใกล้เดิม แสดงให้เห็นถึงการจัดสรรพื้นที่ที่มีประสิทธิภาพมากขึ้น 

แนวทางนี้ทำให้ Core สามารถเก็บ Working Set ไว้ใกล้ Execution Units ได้มากขึ้น ลดการเข้าถึง Shared Cache หรือ DRAM ในบางรูปแบบของงาน

อย่างไรก็ตาม Cache ที่ใหญ่ขึ้นก็มีต้นทุนด้าน Leakage และ Energy เพิ่มขึ้นเช่นกัน จึงต้องแลกกับการใช้พลังงานและพื้นที่ที่เพิ่มขึ้นในบางส่วน

Darkmont E-Core เล็กลงเล็กน้อย

ฝั่ง Low-Power E-Core ที่ใช้สถาปัตยกรรม Darkmont ก็มีข้อมูลน่าสนใจ

SemiAnalysis ระบุว่า Cluster 4 คอร์ของ Darkmont มีพื้นที่เล็กกว่า Skymont ใน Lunar Lake ประมาณ 5%

ส่วนที่ลดลงมากที่สุดอยู่ในโครงสร้าง L2 Cache โดยบริเวณขนาด 1 MiB ลดลงประมาณ 8.4% และพื้นที่ 1.5 MiB ลดลงประมาณ 14.9% ตามการวัดของทีมวิเคราะห์

นั่นหมายความว่า Intel พยายามเพิ่มประสิทธิภาพพื้นที่ในระดับ Core และ Cache ไปพร้อมกับการเปลี่ยน Node

NPU 5 ใช้พื้นที่น้อยลง

Panther Lake ยังมี NPU 5 สำหรับงาน AI บนอุปกรณ์ โดย SemiAnalysis พบว่าพื้นที่ของ NPU 5 ใช้น้อยกว่า NPU 4 ของ Lunar Lake ประมาณ 36.9%

ที่น่าสนใจคือจำนวน INT8 MAC Units ยังคงเท่าเดิม ในการเปรียบเทียบดังกล่าว

นั่นหมายความว่า Intel สามารถลดพื้นที่ของบล็อก NPU ลงได้ โดยยังรักษาจำนวนหน่วยประมวลผลหลักไว้ในระดับเดียวกัน ซึ่งเป็นประโยชน์ในมุมของ Die Area และต้นทุนต่อชิป 

GPU ยังพึ่ง TSMC N3E

รายละเอียดหนึ่งที่น่าสนใจมากจากการผ่าคือ Panther Lake ไม่ได้ผลิตทุกส่วนด้วย Intel 18A

GPU รุ่นใหญ่ Xe3 GT2 ยังคงใช้ TSMC N3E ขณะที่ Compute Tile ใช้ 18A

SemiAnalysis พบว่า Cache Macro ของ N3E ยังมี Density สูงกว่า Intel 3 อย่างเห็นได้ชัด โดย Macro ของ N3E มีขนาดใหญ่กว่าเพียงประมาณ 54% แต่สามารถเก็บข้อมูลได้ถึงสองเท่าของ Macro Intel 3 ในตัวอย่างที่นำมาเปรียบเทียบ 

สิ่งนี้สะท้อนว่าการเลือก Node สำหรับแต่ละ Tile ไม่ได้ขึ้นกับว่า “บริษัทไหนผลิตได้เล็กกว่า” เพียงอย่างเดียว แต่ยังเกี่ยวข้องกับ ต้นทุน, Yield, IP, Density และลักษณะ Workload ของแต่ละ Tile ด้วย

Intel 18A ผ่านจุดที่สำคัญที่สุดไปแล้ว

Intel เปิดตัว Panther Lake ที่ CES 2026 และระบุว่าเป็นแพลตฟอร์ม Client รุ่นแรกที่สร้างบน Intel 18A โดยเครื่องที่ใช้ Core Ultra Series 3 เริ่มวางจำหน่ายตั้งแต่ปลายเดือนมกราคม 2026

Intel ยังระบุว่า Panther Lake เข้าสู่การผลิตแล้วที่ Fab 52 ในรัฐแอริโซนา และบริษัทมองว่า 18A เป็น Node สำคัญต่อยุทธศาสตร์ Manufacturing และ Foundry ของตัวเอง 

เมื่อประกอบข้อมูลของ Intel เข้ากับการผ่าของ SemiAnalysis จะเห็นว่า 18A ไม่ได้อยู่ในขั้นทดลองบน Wafer อีกต่อไป แต่กำลังถูกใช้งานในผลิตภัณฑ์จริงที่ส่งถึงตลาด

Panther Lake คือบททดสอบว่า Intel Foundry กลับมาแข่งขันได้หรือยัง

ความสำคัญของ Panther Lake จึงไม่ได้อยู่เพียงประสิทธิภาพของโน้ตบุ๊กหรือจำนวน Core

แต่มันคือ หลักฐานทางกายภาพว่า Intel สามารถนำเทคโนโลยี 18A ซึ่งเป็น Node ที่บริษัทเดิมพันอย่างหนัก เข้าสู่ผลิตภัณฑ์เชิงพาณิชย์ได้จริง

ผลจากการผ่าชิปบอกว่า 18A สามารถทำ Logic Density ใกล้ TSMC N3E และเหนือกว่า Intel 3 ในตัวอย่างที่วัด ขณะเดียวกัน Intel ยังนำ RibbonFET และ PowerVia มาใช้งานจริงในระดับผลิตภัณฑ์แล้ว 

แต่ก็ยังมีข้อจำกัด เพราะ TSMC N3P, N2 และ Samsung SF2 ยังมีศักยภาพด้าน Peak Density ที่เหนือกว่า และ Panther Lake เองยังเลือกใช้ TSMC N3E สำหรับ GPU Tile รุ่นใหญ่

ดังนั้นภาพที่ได้จากการผ่าครั้งนี้ไม่ใช่เรื่องว่า “Intel กลับมาแซง TSMC แล้ว” แต่เป็นภาพที่น่าสนใจกว่านั้น นั่นคือ Intel 18A สามารถก้าวเข้ามาอยู่ในสนามเดียวกับ TSMC N3E ได้แล้วจริง

และหาก Intel สามารถเพิ่ม Yield, ลดต้นทุน และปรับปรุง Node รุ่นต่อไปได้ต่อเนื่อง สิ่งที่ Panther Lake กำลังพิสูจน์อาจกลายเป็นจุดเริ่มต้นสำคัญของการฟื้นตัวของ Intel Foundry ในระยะยาว

ที่มา: TechPowerUp